Логическое проектирование на SystemVerylog
Книга посвящена SystemVerilog - языку описания аппаратуры, используемому для моделирования электронных систем. Разработчики SystemVerilog сделали его синтаксис похожим на синтаксис языка С, что упрощает его освоение. В современных подходах к проектированию аппаратуры проверка модели (верификация) не...
| Main Author: | |
|---|---|
| Format: | Book |
| Language: | Russian |
| Published: |
Москва
ДМК Пресс
2019
|
| Online Access: | https://e.lanbook.com/book/131680 https://e.lanbook.com/img/cover/book/131680.jpg |
