|
|
|
|
| LEADER |
02608nam a2200445 c 4500 |
| 001 |
koha001007489 |
| 008 |
231102s2023 ru d b 000 0 rus d |
| 020 |
|
|
|a 9785507470495
|
| 035 |
|
|
|a koha001007489
|
| 040 |
|
|
|a RU-ToGU
|b rus
|c RU-ToGU
|
| 080 |
|
|
|a 621.382.049.771.14.037.372:004.896(075.8)
|
| 100 |
1 |
|
|a Ушенина, Инна Владимировна
|
| 245 |
1 |
0 |
|a Проектирование цифровых устройств на ПЛИС
|b учебное пособие : [для студентов бакалавриата по направлению "Информатика и вычислительная техника"]
|c И. В. Ушенина
|
| 250 |
|
|
|a Изд. 2-е, стереотип.
|
| 260 |
|
|
|a Санкт-Петербург [и др.]
|b Лань
|c 2023
|
| 300 |
|
|
|a 406 с.
|b рис.
|
| 336 |
|
|
|a Текст
|
| 337 |
|
|
|a непосредственный
|
| 490 |
1 |
|
|a Высшее образование
|
| 504 |
|
|
|a Библиогр.: с. 400-406
|
| 653 |
|
|
|a программируемые логические интегральные схемы (ПЛИС)
|
| 653 |
|
|
|a ПЛИС Xilinx
|
| 653 |
|
|
|a CPLD, архитектура ПЛИС
|
| 653 |
|
|
|a FPGA, архитектура ПЛИС
|
| 653 |
|
|
|a микросхемы программируемой логики
|
| 653 |
|
|
|a цифровые устройства синхронные, проектирование на ПЛИС
|
| 653 |
|
|
|a D-триггер
|
| 653 |
|
|
|a ISE Design Suite, пакет программ для реализации приложений на базе ПЛИС Xilinx
|
| 653 |
|
|
|a схемотехнический редактор ISE Design Suite
|
| 653 |
|
|
|a Vivado Design Suite, пакет программ для синтеза и анализа проектов на языке описания аппаратного обеспечения
|
| 653 |
|
|
|a VHDL, язык проектирования аппаратуры интегральных схем
|
| 653 |
|
|
|a VHDL-описание цифрового устройства
|
| 653 |
|
|
|a Vivado HLS, пакет программ синтеза высокого уровня
|
| 653 |
|
|
|a IP-модули, устройства
|
| 653 |
|
|
|a цифровые устройства, этапы проектирования
|
| 830 |
|
0 |
|a Высшее образование
|
| 852 |
4 |
|
|a RU-ToGU
|n ru
|h 621.3
|i У937
|
| 908 |
|
|
|a учебник
|
| 999 |
|
|
|c 1007489
|d 1007489
|
| 952 |
|
|
|0 0
|1 0
|4 0
|6 6213_У937
|7 0
|a RU-ToGU
|b RU-ToGU
|c 10005
|d 2023-11-02
|g 3437.00
|o 621.3 У937
|p 13820001054027
|r 2023-11-02
|y 9
|
