Реализация на современных ПЛИС вычислителя сигмоидной функции активации нейронных сетей табличным методом

Вычисление функции сигмоида реализуется методом поразрядного отображения. В рамках этого метода аргументы и значения сигмоида представляются в двоичном коде в формате с фиксированной запятой. Каждый разряд значения сигмоида отделен от других и представляется в виде булевой функции от разрядов аргуме...

Full description

Bibliographic Details
Published in:Вестник Томского государственного университета. Управление, вычислительная техника и информатика № 69. С. 124-133
Main Author: Ушенина, Инна Владимировна
Format: Book Chapter
Language:Russian
Subjects:
Online Access:http://vital.lib.tsu.ru/vital/access/manager/Repository/koha:001150796
LEADER 03537naa a2200301 4500
001 koha001150796
005 20250123162010.0
007 cr |
008 250123s2024 ru fs rus d
024 7 |a 10.17223/19988605/69/13  |2 doi 
035 |a koha001150796 
040 |a RU-ToGU  |b rus  |c RU-ToGU 
100 1 |a Ушенина, Инна Владимировна 
245 1 0 |a Реализация на современных ПЛИС вычислителя сигмоидной функции активации нейронных сетей табличным методом  |c И. В. Ушенина 
246 1 1 |a Realization of the sigmoid activation function for neural networks on current FPGAs by the table-driven method 
336 |a Текст 
337 |a электронный 
504 |a Библиогр.: 13 назв. 
520 3 |a Вычисление функции сигмоида реализуется методом поразрядного отображения. В рамках этого метода аргументы и значения сигмоида представляются в двоичном коде в формате с фиксированной запятой. Каждый разряд значения сигмоида отделен от других и представляется в виде булевой функции от разрядов аргумента или ее таблицы истинности. Оцениваются возможности реализации вычислителей разрядов значений функции сигмоида на блоках программируемой логики ПЛИС. Анализируется два способа реализации: на основе таблиц истинности и на основе минимизированных булевых функций. Во всех реализованных схемах аргументы и значения функции сигмоида имеют равную друг другу разрядность. Схемы, реализованные по таблицам истинности, имеют разрядности от 6 до 11 бит. Показано, что вычислители отдельных разрядов значений функции сигмоида при 7- и 8-разрядном представлении аргумента могут размещаться всего на одном блоке ПЛИС и выполняют вычисления за наименьшее время. Предложенный вариант реализации вычислителя сигмоидной функции может использоваться в составе обученных нейронных сетей, реализуемых аппаратно. 
653 |a нейронные сети 
653 |a ПЛИС, программируемая логическая интегральная схема 
653 |a табличные методы 
655 4 |a статьи в журналах 
773 0 |t Вестник Томского государственного университета. Управление, вычислительная техника и информатика  |d 2024  |g  № 69. С. 124-133  |x 1998-8605  |w 0210-40860 
852 4 |a RU-ToGU 
856 4 |u http://vital.lib.tsu.ru/vital/access/manager/Repository/koha:001150796 
908 |a статья 
999 |c 1150796  |d 1150796