Обнаружение ложных путей в схемах с памятью

Обнаружение ложных путей в схемах с памятью

Библиографическая информация
Опубликовано в: :	Материалы II Всероссийской молодежной научной конференции "Математическое и программное обеспечение информационных, технических и экономических систем", Томск, 16-17 мая 2014 г. С. 18-21
Главный автор:	Ирдынеева, Екатерина Павловна
Соавтор:	Томский государственный университет Факультет прикладной математики и кибернетики Публикации студентов и аспирантов ФПМК
Формат:	Статья в сборнике
Язык:	Russian
Предметы:	задержки путей схемы неисправности задержек путей комбинационные схемы ложные пути алгоритмы тестирование статьи в сборниках
Online-ссылка:	http://vital.lib.tsu.ru/vital/access/manager/Repository/vtls:000493170 Перейти в каталог НБ ТГУ

Похожие документы

Обнаружение ложных путей в комбинационной схеме
по: Матросова, Анжела Юрьевна

Combinational circuits without false paths
по: Matrosova, Anzhela Yu

Finding false paths in sequential circuits

Finding false paths for sequential circuits using operations on ROBDDs
по: Matrosova, Anzhela Yu

Булева разность и обнаружение неисправностей задержек пути
по: Матросова, Анжела Юрьевна

Обнаружение несущественных путей логических схем на основе совместного анализа и-или деревьев и SSBDD-графов
по: Матросова, Анжела Юрьевна

Синтез отказоустойчивых последовательностных схем для неисправностей задержек путей

Синтез самопроверяемых последовательностных схем для неисправностей задержек путей
по: Останин, Сергей Александрович

Использование ROBDD-графов для тестирования задержек логических схем

Обеспечение надежности физических систем: синтез логических схем, в которых задержка каждого пути обнаружима, с одновременным компактным представлением тестовых пар
по: Матросова, Анжела Юрьевна

Построение тестовых пар для неисправностей задержек путей в логических схемах с использованием операций над ROBDD-графами
по: Матросова, Анжела Юрьевна

Метод поиска ложных путей в комбинационном эквиваленте последовательностной схемы
по: Ирдынеева, Екатерина Павловна

Синтез легко тестируемых последовательностных схем
по: Матросова, Анжела Юрьевна

Синтез логических схем, контролепригодных относительно неисправностей задержек путей
по: Матросова, Анжела Юрьевна

Оптимизация проверяющего теста для неисправностей задержек контролепригодных схем
по: Матросова, Анжела Юрьевна

A fault-tolerant sequential circuit design for stuck-at faults and path delay faults

Упрощение системы Free BDD графов
по: Румянцева, Елена Викторовна

Синтез проверяющих тестов для кратных константных неисправностей и неисправностей задержек контролепригодных логических схем
по: Матросова, Анжела Юрьевна

Повышение быстродействия логических схем за счет выявления неисправностей задержек путей с последующим их маскированием и определения ложных путей (на основе использования операций над ROBDD-графами) диссертация на соискание ученой степени кандидата технических наук : 05.13.01
по: Чернышов, Семен Владимирович
Публикация: (2022)

Обеспечение тестируемости задержек путей при синтезе схем покрытием BDD-графов

Построение последовательности, доставляющей тестовую пару для робастно тестируемой неисправности задержки пути
по: Матросова, Анжела Юрьевна

Синтез дискретных схем, контролепригодных относительно неисправностей задержек путей
по: Матросова, Анжела Юрьевна

Обнаружение ложных путей в последовательностных схемах

Получение тестовых пар для робастно тестируемых неисправностей задержек путей с использованием КНФ логической схемы
по: Тычинский, Вячеслав Зиновьевич

О свойствах ROBDD-графов, представляющих тестовые пары для робастно тестируемых неисправностей задержек путей
по: Тычинский, Вячеслав Зиновьевич

Fault-tolerant synchronous FSM network design for path delay faults

Синтез отказоустойчивых автоматных сетей для неисправностей задержек путей
по: Останин, Сергей Александрович

Синтез последовательностных схем с использованием равновесного кодирования состояний
по: Митрофанов, Евгений Владимирович

Получение тестовых пар для робастно тестируемых неисправностей задержек путей с использованием SAT-решателей
по: Тычинский, Вячеслав Зиновьевич

Fully delay and multiple stuck-at fault testable sequential circuit design

Simplification of fully delay testable combinational circuits and finding of pdf test pairs
по: Matrosova, Anzhela Yu

Simplification of fully delay testable combinational circuits
по: Matrosova, Anzhela Yu

Observability estimation of a state variable when the LOS technique is applied
по: Melnikov, A. V.

Selection of the flip-flops for partial enhanced scan techniques

Поиск ложных путей в последовательностных схемах с использованием ROBDD
по: Чернышов, Семен Владимирович

Метод исключения переменной из КНФ Цейтина
по: Тычинский, Вячеслав Зиновьевич

Сведение задачи поиска тестовых пар для робастно тестируемых неисправностей задержек пути к задаче выполнимости булевых формул
по: Матросова, Анжела Юрьевна

Оценка наблюдаемости внутренней переменной при использовании LOS-техники сканирования
по: Мельников, А. В.

Robust PDFs testing of combinational circuits based on covering BDDs

Маскирование неисправностей полюсов логических схем с использованием частичных функций
по: Матросова, Анжела Юрьевна