|
|
|
|
| LEADER |
02160nam a2200397 c 4500 |
| 001 |
vtls000737880 |
| 005 |
20210922105438.0 |
| 008 |
201011s2020 ad f b 000 0 eng d |
| 020 |
|
|
|a 9785971072287
|
| 035 |
|
|
|a to000737880
|
| 040 |
|
|
|a RU-ToGU
|b rus
|c RU-ToGU
|
| 080 |
|
|
|a 004.438VHDL:621.382.037.373.049.77
|
| 080 |
|
|
|a 004.312:004.438VHDL:004.415.5
|
| 100 |
1 |
|
|a Бибило, Петр Николаевич
|
| 245 |
1 |
0 |
|a Функциональная верификация VHDL-описаний синхронных цифровых устройств
|c П. Н. Бибило, Н. А. Авдеев, В. И. Романов
|
| 260 |
|
|
|a Москва
|b Ленанд
|c 2020
|
| 300 |
|
|
|a 324 с.
|b рис., табл.
|
| 336 |
|
|
|a Текст
|
| 337 |
|
|
|a непосредственный
|
| 504 |
|
|
|a Библиогр.: с. 318-324
|
| 653 |
|
|
|a VHDL, язык проектирования аппаратуры интегральных схем
|
| 653 |
|
|
|a VHDL-модели логических элементов
|
| 653 |
|
|
|a цифровые устройства синхронные
|
| 653 |
|
|
|a VHDL-описание цифровых устройств
|
| 653 |
|
|
|a VHDL-описания комбинационной логики, верификация
|
| 653 |
|
|
|a VHDL-описания логических схем с памятью, верификация
|
| 653 |
|
|
|a VHDL-описание конечных автоматов
|
| 653 |
|
|
|a VHDL-описание сетей синхронных конечных автоматов
|
| 653 |
|
|
|a VHDL-описания параллельных алгоритмов логического управления
|
| 700 |
1 |
|
|a Авдеев, Николай Александрович
|
| 700 |
1 |
|
|a Романов, Владимир Ильич
|
| 852 |
4 |
|
|a RU-ToGU
|n ru
|h 004.43
|i Б591
|
| 999 |
|
|
|c 470962
|d 470962
|
| 999 |
|
|
|d 470962
|
| 952 |
|
|
|0 0
|1 0
|4 0
|6 00443_Б591
|7 0
|a RU-ToGU
|b RU-ToGU
|c 10030
|d 2021-04-05
|g 1524.60
|o 004.43 Б591
|p 13820001018672
|r 2023-08-02
|y 4
|
| 952 |
|
|
|0 0
|1 0
|4 0
|6 00443_Б591
|7 0
|a RU-ToGU
|c 10005
|d 2021-04-05
|g 1524.60
|o 004.43 Б591
|p 13820001018671
|r 2023-08-02
|y 9
|
