Graph methods for recognition of CMOS gates in transistor-level circuits
The paper focuses on the decompilation of a flat transistor circuit in SPICE format into a hierarchical network of logic gates. The problem arises in VLSI layout verification as well as in reverse engineering transistor circuit to redesign integrated circuit and to detect untrusted attachments. The...
| Опубликовано в: : | Прикладная дискретная математика № 64. С. 43-55 |
|---|---|
| Главный автор: | Cheremisinov, D. I. |
| Другие авторы: | Cheremisinova, L. D. |
| Формат: | Статья в журнале |
| Язык: | English |
| Предметы: | |
| Online-ссылка: | http://vital.lib.tsu.ru/vital/access/manager/Repository/koha:001143251 Перейти в каталог НБ ТГУ |
Похожие документы
-
Лабораторный практикум по дисциплине "Наноэлектронные устройства и их модели" [проектирование ИС с проектными нормами менее 100 нм : интегральная наноэлектроника]
по: Артамонова, Евгения Анатольевна
Публикация: (2011) -
Учебное пособие по дисциплине "Наноэлектронные устройства и их модели" [по направлению 210100 "Электроника и наноэлектроника
Публикация: (2011) -
Обнаружение и маскирование вредоносных подсхем, активируемых вне рабочей области функционирования схемы
по: Митрофанов, Евгений Владимирович -
О повышении защищенности логических схем от внедрения вредоносных подсхем
по: Матросова, Анжела Юрьевна -
Полупроводниковые выпрямители: научное издание/
по: Кузнецов, О. А. Олег Андреевич, et al.
Публикация: (1966)
